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schema_version: 1
exam_id: "sose26-probeklausur"
aufgabe: 6
unit_id: "6b-1"
source_group_id: "6b"
official_exam: true
official_solution: true
language: "ko"
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# 6b-1 — Cycle별 delay 계산
> **학습 목표:** 제시된 Mehrtakt diagram의 실제 register-to-register path만 따라 T1, T2, T3를 계산하고 최대 clock period와 fmax를 단위까지 변환할 수 있다.
>
> **왜 따로 배우는가:** critical path 계산은 component delay를 모두 더하는 문제가 아닙니다. cycle 경계와 병렬 경로를 구분해야 실제 clock period를 정하는 가장 긴 path만 찾을 수 있습니다.
>
> **범위:** Aufgabe 6 · 14점 Aufgabe의 최소 학습 단위 · 시험 p12–13 · 공식 해설 p37–38
## 1. 문제 원문 (Deutsch)
이 unit은 공식 Teilaufgabe 또는 표의 한 행·한 access를 학습 가능한 최소 단위로 다시 나눈 것입니다. 아래 전사는 source group `6b`의 공식 독일어 문제 원문이며, 페이지 이미지를 바로 뒤에 함께 두어 코드·표·도식을 대조할 수 있게 했습니다.
~~~text
6b) Signalflussanalyse und Rechnerleitunganalyse im Mehrtakt-Prozessor
Gegeben ist der Befehl slli t0, t1, 2. Berechnen Sie die maximale Taktfrequenz nur anhand der gegebenen Verbindungen im gezeigten Prozessorausschnitt, sodass die einzelnen genutzten Parameter nachvollziehbar sind. Die Verzögerungszeiten der Elemente sind in der Tabelle gelistet.
[ABBILDUNG DES MEHRTAKT-PROZESSORAUSSCHNITTS – siehe Probeklausur.pdf p13 bzw. exam-p13.png]
Abbildung 1: Geben Sie hier Ihre Lösung ein
Element | Parameter | Delay (ps)
Register clk-to-Q | t_pcq | 40
Register setup | t_setup | 50
Multiplexer | t_mux | 30
AND-OR gate | t_AND-OR | 20
ALU | t_ALU | 120
Decoder (control unit) | t_dec | 25
Extend unit | t_ext | 35
Memory read | t_mem | 200
Register file read | t_RFread | 100
Register file setup | t_RFsetup | 60
Lösung:
~~~
*공식 시험 원문: `exam-p13.png` · Probeklausur.pdf · PDF p.13*
### 이 unit에서 풀 항목
`slli t0,t1,2`의 보이는 path만으로 T1,T2,T3와 최대 Taktfrequenz를 계산하세요.
## 2. 쉬운 한국어 해석
6b) 다중 사이클 프로세서의 신호 흐름 및 계산 경로 분석
명령 slli t0, t1, 2가 주어져 있다. 사용한 각 parameter를 확인할 수 있도록, 그림에 제시된 연결만을 근거로 최대 클록 주파수를 계산하시오. 각 구성요소의 지연 시간은 표에 제시되어 있다.
[다중 사이클 프로세서 일부 회로 그림 — Probeklausur.pdf 13쪽 또는 exam-p13.png를 직접 확인해야 함]
그림 1: 여기에 풀이를 작성하시오.
구성요소 | Parameter | 지연 시간(ps)
레지스터 clk-to-Q | t_pcq | 40
레지스터 setup | t_setup | 50
멀티플렉서 | t_mux | 30
AND-OR 게이트 | t_AND-OR | 20
ALU | t_ALU | 120
디코더(control unit) | t_dec | 25
Extend unit | t_ext | 35
메모리 읽기 | t_mem | 200
레지스터 파일 읽기 | t_RFread | 100
레지스터 파일 setup | t_RFsetup | 60
답안:
### 이 unit에 해당하는 최소 작업
`slli t0,t1,2`의 보이는 path만으로 T1,T2,T3와 최대 Taktfrequenz를 계산하세요.
이 문제에서 최종 결과만 맞히는 것보다 중요한 것은 `6b-1`에 필요한 중간 판단을 답안지에 남기는 것입니다.
## 3. 무엇을 묻는 문제인가
### 공식 문제의 요구사항
- slli t0, t1, 2가 제시된 Mehrtakt processor fragment에서 실제로 사용하는 cycle별 경로를 찾는다.
- 각 경로에 포함된 지연 parameter와 값을 명시하여 후보 cycle delay를 계산한다.
- 가장 긴 보이는 경로로 clock period를 정하고 그 역수로 최대 Taktfrequenz를 계산한다.
### 조건과 제약
- 그림에 실제로 제시된 연결과 component만 사용한다.
- 사용한 각 parameter가 풀이에서 추적 가능해야 한다.
- 지연 시간의 기본 단위는 ps이다.
- 병렬 경로나 그림에 없는 PC/feedback component를 일반 지식으로 추가해서는 안 된다.
- 표의 register file setup 60 ps와 일반 register setup 50 ps를 목적 register에 맞게 구분해야 한다.
### 원문 오탈자·도식 관련 주의
- 핵심 processor fragment와 연결은 그림으로만 주어진다. original_de의 [ABBILDUNG ...] 표시는 원문 대체물이 아니며, 경로의 시작·끝과 MUX 입력은 exam-p13.png를 시각 확인해야 한다.
- 공식 해설 p38은 그림에 없는 component와 bus를 계산에서 제외하고 보이는 요소만 사용한다고 명시한다. 따라서 누락된 경로를 추측해 보완해서는 안 된다.
- 원문 'Prozessorausschnitt'와 제목의 'Rechnerleitunganalyse'는 비표준 또는 오탈자로 보일 수 있으나 문제 의미를 임의 수정하지 않고 보존했다.
- PDF 표의 parameter는 수학적 아래첨자 서식이다. JSON 문자열에서는 의미를 보존해 t_pcq, t_setup, t_RFread 같은 평문 표기로 직렬화했다.
- 그림 caption 'Abbildung 1: Geben Sie hier Ihre Lösung ein'은 회로 그림 아래에 실제로 인쇄된 문구이므로 그대로 포함했다.
### 도식 시각 확인 상태
- **도식 의존 여부:** 필수
- **시각 확인 상태:** verified spot-check
- **직접 확인한 asset:** exam-p13.png, solution-p38.png
- **확인 기준:** component/box 위치와 공식 해설의 표시를 텍스트 추출이 아닌 2× 원본 raster에서 대조했습니다.
### 이 unit의 학습 목표
- **관찰 가능한 목표:** 제시된 Mehrtakt diagram의 실제 register-to-register path만 따라 T1, T2, T3를 계산하고 최대 clock period와 fmax를 단위까지 변환할 수 있다.
- **출제 의도:** critical path 계산은 component delay를 모두 더하는 문제가 아닙니다. cycle 경계와 병렬 경로를 구분해야 실제 clock period를 정하는 가장 긴 path만 찾을 수 있습니다.
- **공식 근거 범위:** Probeklausur.pdf 시험 p13의 slli Mehrtakt timing diagram과 delay 표, Probeklausur Musterlösung und Hinweise.pdf 공식 해설 p37–38의 T1=250 ps, T2=190 ps, T3=240 ps, fmax=4.0 GHz.
- **Aufgabe 공통 선수지식:** State 이름을 되풀이하지 말고 그 cycle에서 ‘어디서 읽어 어디에 저장하는가’를 말합니다. 주파수는 모든 사용 cycle path 중 가장 긴 delay의 역수입니다.
## 4. 선수 개념과 핵심 용어
### clk-to-Q
- **뜻:** clock edge 뒤 source register 출력이 유효해질 때까지의 지연입니다.
- **이 문제에서:** Decode와 Execute path의 출발 register delay를 계산할 때 사용합니다.
### setup time
- **뜻:** 다음 clock edge 전에 destination register 입력이 안정되어 있어야 하는 최소 시간입니다.
- **이 문제에서:** 각 register-to-register path 끝에 더할 delay로 사용합니다.
### critical path
- **뜻:** 모든 후보 cycle path 중 delay가 가장 커 clock period 하한을 정하는 path입니다.
- **이 문제에서:** T1=250 ps, T2=190 ps, T3=240 ps 중 T1을 선택할 때 사용합니다.
### parallel path
- **뜻:** 다른 path와 동시에 진행되어 더 짧다면 전체 cycle delay를 늘리지 않는 경로입니다.
- **이 문제에서:** Decode의 Extend 35 ps를 Register File 100 ps path에 단순 합산하지 않을 때 사용합니다.
### 이 문제에 적용할 풀이 규칙
### 규칙 1. register 경계별로 따로 계산한다
한 cycle path는 source register/입력에서 출발해 실제 combinational component를 지나 destination register setup에서 끝납니다.
- **시험지에 남길 것:** 각 T_i를 출발→중간 component→도착의 화살표와 합 식으로 적습니다.
### 규칙 2. clock period는 후보의 합이 아니라 최대값이다
Mehrtakt의 모든 state가 같은 clock을 공유하므로 각각의 delay를 비교해 가장 긴 하나를 선택합니다.
- **시험지에 남길 것:** Tclk=max(T1,T2,T3) 식을 쓴 뒤 수치를 대입합니다.
### 규칙 3. 주파수 변환 전 단위를 통일한다
ps의 역수를 바로 GHz로 읽으면 10의 지수를 틀리기 쉬우므로 250 ps=0.25 ns처럼 바꿉니다.
- **시험지에 남길 것:** fmax=1/Tclk 식 옆에 ps→ns→GHz 변환을 한 줄씩 남깁니다.
### 공식 문제 전에 푸는 작은 유사 예제
**문제:** 세 후보가 Fetch 180+40 ps, Decode 35+90+40 ps, Execute 35+25+110+40 ps일 때 Tclk와 fmax를 구하세요.
**주어진 것**
- 각 합의 마지막 항은 destination setup입니다.
- 후보 path는 서로 다른 cycle입니다.
- 1 ns의 역수는 1 GHz입니다.
### 예제 단계 1. 세 path delay를 각각 계산합니다.
- **왜:** cycle 경계를 넘겨 모든 component를 한 합으로 만들면 안 됩니다.
- **종이에:** T1=220 ps, T2=165 ps, T3=210 ps
### 예제 단계 2. 세 값의 최대를 clock period로 고릅니다.
- **왜:** 가장 느린 cycle도 한 clock 안에 끝나야 합니다.
- **종이에:** Tclk=max(220,165,210)=220 ps
### 예제 단계 3. 220 ps를 0.22 ns로 바꾸고 역수를 계산합니다.
- **왜:** ns와 GHz의 역수 관계로 지수 오류를 줄입니다.
- **종이에:** fmax=1/0.22 ns≈4.55 GHz
**예제 정답:** Tclk=220 ps, fmax≈4.55 GHz.
**독립 검산:** 가장 긴 delay가 가장 낮은 허용 주파수를 만든다는 역관계가 성립하는지 확인합니다.
## 5. 공식 정답 요약
**공식 결론:** T1=tmem+tsetup=200+50=250 ps. T2=tpcq+tRFread+tsetup=40+100+50=190 ps. T3=tpcq+tmux+tALU+tsetup=40+30+120+50=240 ps. 따라서 Tclk=max(250,190,240) ps=250 ps이고 fmax=1/(250×10^-12 s)=4.0×10^9 Hz=4.0 GHz입니다.
### 시험지 문장별 정답 해설
아래는 시험지의 항목 순서를 그대로 유지합니다. 각 항목에서 원문 → 한국어 번역 → 정답 → 판단 근거 → 실제로 쓸 답을 바로 이어서 읽으세요.
### 현재 소문제의 요구·판단·답을 한 흐름으로 연결
### `6b-1`에서 정확히 답할 대상
- **시험지가 요구하는 답:** `slli t0,t1,2`의 보이는 path만으로 T1,T2,T3와 최대 Taktfrequenz를 계산하세요.
- **이 소문제의 공식 답:** T1=tmem+tsetup=200+50=250 ps. T2=tpcq+tRFread+tsetup=40+100+50=190 ps. T3=tpcq+tmux+tALU+tsetup=40+30+120+50=240 ps. 따라서 Tclk=max(250,190,240) ps=250 ps이고 fmax=1/(250×10^-12 s)=4.0×10^9 Hz=4.0 GHz입니다.
### 판단 1. Fetch: memory read + register setup = 200+50.
- **왜:** 제시된 그림에서는 PC register path가 빠져 있어 보이는 memory→Instruction Register 경로만 포함합니다.
- **이 판단에서 답안지에 남길 것:** T1=tmem+tsetup=200+50=250 ps와 제외된 PC를 주석으로 적습니다.
### 판단 2. Decode: IR clk-to-Q + RF read + temp-register setup = 40+100+50.
- **왜:** Instruction Register 출력이 Register File을 거쳐 임시 register에 도착하는 visible path가 Decode의 후보입니다.
- **이 판단에서 답안지에 남길 것:** T2=tpcq+tRFread+tsetup=190 ps를 적습니다.
### 판단 3. Execute: temp clk-to-Q + mux + ALU + ALUOut setup = 40+30+120+50.
- **왜:** 이 cycle의 visible data는 임시 register에서 출발해 SrcA MUX와 ALU를 지나 ALUResult register에 저장됩니다.
- **이 판단에서 답안지에 남길 것:** T3=tpcq+tmux+tALU+tsetup=240 ps를 적습니다.
### 판단 4. 그림에 없는 writeback feedback path는 문제 지시대로 제외합니다.
- **왜:** 공식 해설은 네 번째 Writeback path가 diagram에 없으므로 계산 대상에서 제외합니다.
- **이 판단에서 답안지에 남길 것:** T4=not considered와 이유 'feedback path missing'을 적은 뒤 Tclk=max(250,190,240)=250 ps, fmax=4.0 GHz를 계산합니다.
### 위 판단이 최종 답으로 이어지는 이유
Mehrtakt은 한 instruction이 여러 cycle을 쓰지만 clock period는 cycle마다 바뀌지 않습니다. 따라서 가장 긴 state path를 모든 cycle이 공유할 수 있게 잡습니다.
### 답안 작성 시 주의
모든 component delay를 무조건 한 줄로 더하지 마세요. register-to-register path와 cycle 경계를 따라야 합니다.
*공식 Musterlösung/Hinweise: `solution-p38.png` · Probeklausur Musterlösung und Hinweise.pdf · PDF p.38*
## 6. 풀이 전략
1. Fetch: memory read + register setup = 200+50.
2. Decode: IR clk-to-Q + RF read + temp-register setup = 40+100+50.
3. Execute: temp clk-to-Q + mux + ALU + ALUOut setup = 40+30+120+50.
4. 그림에 없는 writeback feedback path는 문제 지시대로 제외합니다.
## 7. 단계별 상세 풀이
### 단계 1. Fetch: memory read + register setup = 200+50.
- **이유:** 제시된 그림에서는 PC register path가 빠져 있어 보이는 memory→Instruction Register 경로만 포함합니다.
- **종이에 남길 것:** T1=tmem+tsetup=200+50=250 ps와 제외된 PC를 주석으로 적습니다.
- **완료 기준:** T1의 출발·도착과 공식 250 ps가 모두 설명됩니다.
- **막힐 때 힌트:** 그림에 없는 component는 일반 datapath 지식으로 추가하지 마세요.
- **가장 흔한 첫 오류:** PC clk-to-Q나 보이지 않는 mux delay를 임의로 더합니다.
### 단계 2. Decode: IR clk-to-Q + RF read + temp-register setup = 40+100+50.
- **이유:** Instruction Register 출력이 Register File을 거쳐 임시 register에 도착하는 visible path가 Decode의 후보입니다.
- **종이에 남길 것:** T2=tpcq+tRFread+tsetup=190 ps를 적습니다.
- **완료 기준:** Extend 35 ps가 병렬이고 더 짧아 critical하지 않음을 별도로 설명합니다.
- **막힐 때 힌트:** 두 병렬 경로를 더하지 말고 각각의 도착 시간 중 큰 값을 봅니다.
- **가장 흔한 첫 오류:** RF read 100 ps와 Extend 35 ps를 직렬로 135 ps라 합칩니다.
### 단계 3. Execute: temp clk-to-Q + mux + ALU + ALUOut setup = 40+30+120+50.
- **이유:** 이 cycle의 visible data는 임시 register에서 출발해 SrcA MUX와 ALU를 지나 ALUResult register에 저장됩니다.
- **종이에 남길 것:** T3=tpcq+tmux+tALU+tsetup=240 ps를 적습니다.
- **완료 기준:** 실제 그림에서 네 구간을 순서대로 가리킬 수 있습니다.
- **막힐 때 힌트:** ALU 입력까지 실제로 통과하는 MUX만 포함하세요.
- **가장 흔한 첫 오류:** 모든 MUX와 Extend delay를 무조건 더합니다.
### 단계 4. 그림에 없는 writeback feedback path는 문제 지시대로 제외합니다.
- **이유:** 공식 해설은 네 번째 Writeback path가 diagram에 없으므로 계산 대상에서 제외합니다.
- **종이에 남길 것:** T4=not considered와 이유 'feedback path missing'을 적은 뒤 Tclk=max(250,190,240)=250 ps, fmax=4.0 GHz를 계산합니다.
- **완료 기준:** 공식 Tclk=250 ps와 fmax=4.0 GHz가 단위 변환까지 맞습니다.
- **막힐 때 힌트:** 250 ps=0.25 ns의 역수를 사용하세요.
- **가장 흔한 첫 오류:** T1+T2+T3를 680 ps로 더하거나 250 ps의 역수를 0.004 GHz라고 씁니다.
## 8. 문제와 공식 해설의 비교·검증
- **문제가 요구하는 것:** `slli t0,t1,2`의 보이는 path만으로 T1,T2,T3와 최대 Taktfrequenz를 계산하세요.
- **공식 해설이 제시하는 결론:** T1=tmem+tsetup=200+50=250 ps. T2=tpcq+tRFread+tsetup=40+100+50=190 ps. T3=tpcq+tmux+tALU+tsetup=40+30+120+50=240 ps. 따라서 Tclk=max(250,190,240) ps=250 ps이고 fmax=1/(250×10^-12 s)=4.0×10^9 Hz=4.0 GHz입니다.
- **결론을 재현하는 핵심 논리:** Mehrtakt은 한 instruction이 여러 cycle을 쓰지만 clock period는 cycle마다 바뀌지 않습니다. 따라서 가장 긴 state path를 모든 cycle이 공유할 수 있게 잡습니다.
- **검증 방법:** 위 micro-step의 `종이에 남길 것`을 순서대로 만들고 각 `완료 기준`을 확인합니다. 최종 산출물이 공식 결론과 같은지 대조합니다.
- **전제와 주의 범위:** 모든 component delay를 무조건 한 줄로 더하지 마세요. register-to-register path와 cycle 경계를 따라야 합니다.
- **채택할 시험 답:** 이 가이드에서는 공식 Musterlösung의 결론을 시험 답으로 유지하며, 일반 ISA 또는 다른 구현과 달라질 수 있는 부분은 위 전제와 주의 범위에서 분리합니다.
## 9. 시험장에서 쓸 최종 답안
T1=tmem+tsetup=200+50=250 ps. T2=tpcq+tRFread+tsetup=40+100+50=190 ps. T3=tpcq+tmux+tALU+tsetup=40+30+120+50=240 ps. 따라서 Tclk=max(250,190,240) ps=250 ps이고 fmax=1/(250×10^-12 s)=4.0×10^9 Hz=4.0 GHz입니다.
답안지에는 결과만 쓰지 말고, 7절의 중간 산출물 가운데 판정을 증명하는 식·bit field·register 상태·cycle·cache 상태를 함께 남기세요.
## 10. 자주 하는 실수와 검산 체크리스트
### 대표 실수
- 모든 component delay를 무조건 한 줄로 더하지 마세요. register-to-register path와 cycle 경계를 따라야 합니다.
- PC clk-to-Q나 보이지 않는 mux delay를 임의로 더합니다.
- RF read 100 ps와 Extend 35 ps를 직렬로 135 ps라 합칩니다.
- 모든 MUX와 Extend delay를 무조건 더합니다.
- T1+T2+T3를 680 ps로 더하거나 250 ps의 역수를 0.004 GHz라고 씁니다.
### 빠른 self-check
- **회상 질문:** Execute path에 Extend 35 ps를 더하지 않는 이유를 그림과 병렬 path 관점에서 설명해 보세요.
- [ ] 공식 diagram에서 T1/T2/T3의 출발, 통과 component, 도착을 손가락으로 추적할 수 있다.
- [ ] ps 단위의 임의 후보 세 개로 Tclk와 GHz를 계산할 수 있다.
## 11. 짧은 확인 문제와 전이 연습
### 개념 재구성
**문제:** register-to-register timing 식과 Mehrtakt clock period 식을 기억에서 재구성하세요.
**힌트:** clk-to-Q, 실제 combinational delay, setup, max를 포함하세요.
정답과 채점 기준 보기
**모범 답:** Tpath=tpcq+Σtactual+tsetup이며 Tclk=max(T1,T2,…), fmax=1/Tclk입니다.
**채점 기준**
- clk-to-Q|pcq
- setup
- max
- 1/T|역수
### 변형 문제
**문제:** T1=230 ps, T2=260 ps, T3=210 ps일 때 critical path, Tclk, fmax를 구하세요.
**힌트:** 가장 큰 ps 값을 고른 뒤 ns로 바꾸세요.
정답과 채점 기준 보기
**모범 답:** T2가 critical path이고 Tclk=260 ps=0.26 ns, fmax≈3.85 GHz입니다.
**채점 기준**
- T2
- 260 ps|0.26 ns
- 3.85|3.846
### 오답 진단
**문제:** 학생이 T1+T2+T3=680 ps를 clock period로 정했습니다. 왜 틀렸고 공식 값은 무엇입니까?
**힌트:** 세 값은 같은 instruction의 연속 시간일 수 있지만 clock period 후보는 cycle별입니다.
정답과 채점 기준 보기
**모범 답:** 각 state가 같은 clock period를 공유하므로 합이 아니라 max를 사용합니다. max(250,190,240)=250 ps이고 fmax=4.0 GHz입니다.
**채점 기준**
- max
- 250 ps
- 4.0 GHz|4 GHz
## 12. 근거 자료
- `[문제 출처] current:Probeklausur.pdf` — 시험 p12–13 · 공식 해설 p37–38
- `[공식 해설] current:Probeklausur Musterlösung und Hinweise.pdf` — 시험 p12–13 · 공식 해설 p37–38
- `[정확한 원문 group] 6b` — 시험 p.13 · 공식 해설 p.37, p.38
- `[소문항 범위] Probeklausur.pdf 시험 p13의 slli Mehrtakt timing diagram과 delay 표, Probeklausur Musterlösung und Hinweise.pdf 공식 해설 p37–38의 T1=250 ps, T2=190 ps, T3=240 ps, fmax=4.0 GHz.`
- `[개념 근거 · file-level] current:Vorlesung/Rechnerorganisation - Teil 2.pdf` — Mehrtakt datapath, FSM, timing
- `[개념 근거 · file-level] current:Uebung/Lösung 7.pdf` — Eintakt/Mehrtakt 단계 비교
- `[개념 근거 · file-level] current:Uebung/Lösung 8.pdf` — Mehrtakt FSM과 PC update
### 이 파일에서 직접 대조한 공식 이미지
- `exam-p13.png` — Probeklausur.pdf · PDF p.13
- `solution-p38.png` — Probeklausur Musterlösung und Hinweise.pdf · PDF p.38
정확한 강의 슬라이드 한 페이지를 확정하지 못한 개념 자료는 `file-level`로 표시했습니다. 페이지 번호를 추측해서 만들지 않았습니다.