왜 이 소문제를 따로 배우는가
critical path 계산은 component delay를 모두 더하는 문제가 아닙니다. cycle 경계와 병렬 경로를 구분해야 실제 clock period를 정하는 가장 긴 path만 찾을 수 있습니다.
이 페이지는 Aufgabe 6의 공통 템플릿이 아니라 6b-1 Cycle별 delay 계산에 필요한 내용만 담습니다. 챕터 전체 배경이 필요하면 Aufgabe 6 개념 수업을 먼저 읽으세요.
이 소문제에서 실제로 쓰는 용어
정의뿐 아니라 이 문제의 어느 판단에 쓰이는지까지 연결합니다.
- clk-to-Q
- clock edge 뒤 source register 출력이 유효해질 때까지의 지연입니다.이 소문제에서: Decode와 Execute path의 출발 register delay를 계산할 때 사용합니다.
- setup time
- 다음 clock edge 전에 destination register 입력이 안정되어 있어야 하는 최소 시간입니다.이 소문제에서: 각 register-to-register path 끝에 더할 delay로 사용합니다.
- critical path
- 모든 후보 cycle path 중 delay가 가장 커 clock period 하한을 정하는 path입니다.이 소문제에서: T1=250 ps, T2=190 ps, T3=240 ps 중 T1을 선택할 때 사용합니다.
- parallel path
- 다른 path와 동시에 진행되어 더 짧다면 전체 cycle delay를 늘리지 않는 경로입니다.이 소문제에서: Decode의 Extend 35 ps를 Register File 100 ps path에 단순 합산하지 않을 때 사용합니다.
이 소문제 전용 규칙과 종이 작업
register 경계별로 따로 계산한다
한 cycle path는 source register/입력에서 출발해 실제 combinational component를 지나 destination register setup에서 끝납니다.
종이에: 각 T_i를 출발→중간 component→도착의 화살표와 합 식으로 적습니다.
clock period는 후보의 합이 아니라 최대값이다
Mehrtakt의 모든 state가 같은 clock을 공유하므로 각각의 delay를 비교해 가장 긴 하나를 선택합니다.
종이에: Tclk=max(T1,T2,T3) 식을 쓴 뒤 수치를 대입합니다.
주파수 변환 전 단위를 통일한다
ps의 역수를 바로 GHz로 읽으면 10의 지수를 틀리기 쉬우므로 250 ps=0.25 ns처럼 바꿉니다.
종이에: fmax=1/Tclk 식 옆에 ps→ns→GHz 변환을 한 줄씩 남깁니다.
Aufgabe 전체 흐름은 챕터 흐름도에서 확인할 수 있습니다. 여기서는 현재 판단에 직접 필요한 규칙만 적용합니다.
이 소문제 전용 작은 예제
세 후보가 Fetch 180+40 ps, Decode 35+90+40 ps, Execute 35+25+110+40 ps일 때 Tclk와 fmax를 구하세요.
주어진 것
- 각 합의 마지막 항은 destination setup입니다.
- 후보 path는 서로 다른 cycle입니다.
- 1 ns의 역수는 1 GHz입니다.
- 세 path delay를 각각 계산합니다.
cycle 경계를 넘겨 모든 component를 한 합으로 만들면 안 됩니다.
종이 산출물: T1=220 ps, T2=165 ps, T3=210 ps
- 세 값의 최대를 clock period로 고릅니다.
가장 느린 cycle도 한 clock 안에 끝나야 합니다.
종이 산출물: Tclk=max(220,165,210)=220 ps
- 220 ps를 0.22 ns로 바꾸고 역수를 계산합니다.
ns와 GHz의 역수 관계로 지수 오류를 줄입니다.
종이 산출물: fmax=1/0.22 ns≈4.55 GHz
예제 답과 독립 검산 보기
Tclk=220 ps, fmax≈4.55 GHz.
독립 검산: 가장 긴 delay가 가장 낮은 허용 주파수를 만든다는 역관계가 성립하는지 확인합니다.
이제 실제 시험 문제를 micro-work로 풀기
공식 시험이 요구하는 것
`slli t0,t1,2`의 보이는 path만으로 T1,T2,T3를 계산하세요.
공식 답을 보기 전, 내 답 먼저 남기기
완성 문장이 아니어도 좋습니다. 중간값·register·cycle·cache state처럼 채점 가능한 흔적을 먼저 적으세요.
각 작업의 중간 산출물을 직접 적고 완료 조건을 만족한 뒤 체크하세요. 단계별 이유·산출물·오류가 현재 소문제에 맞게 따로 작성되어 있습니다.
Fetch: memory read + register setup = 200+50.
- 왜 하는가
- 제시된 그림에서는 PC register path가 빠져 있어 보이는 memory→Instruction Register 경로만 포함합니다.
- 종이 산출물
- T1=tmem+tsetup=200+50=250 ps와 제외된 PC를 주석으로 적습니다.
- 완료 조건
- T1의 출발·도착과 공식 250 ps가 모두 설명됩니다.
막혔을 때 단계 힌트·대표 오류
힌트: 그림에 없는 component는 일반 datapath 지식으로 추가하지 마세요.
이 단계의 대표 오류: PC clk-to-Q나 보이지 않는 mux delay를 임의로 더합니다.
Decode: IR clk-to-Q + RF read + temp-register setup = 40+100+50.
- 왜 하는가
- Instruction Register 출력이 Register File을 거쳐 임시 register에 도착하는 visible path가 Decode의 후보입니다.
- 종이 산출물
- T2=tpcq+tRFread+tsetup=190 ps를 적습니다.
- 완료 조건
- Extend 35 ps가 병렬이고 더 짧아 critical하지 않음을 별도로 설명합니다.
막혔을 때 단계 힌트·대표 오류
힌트: 두 병렬 경로를 더하지 말고 각각의 도착 시간 중 큰 값을 봅니다.
이 단계의 대표 오류: RF read 100 ps와 Extend 35 ps를 직렬로 135 ps라 합칩니다.
Execute: temp clk-to-Q + mux + ALU + ALUOut setup = 40+30+120+50.
- 왜 하는가
- 이 cycle의 visible data는 임시 register에서 출발해 SrcA MUX와 ALU를 지나 ALUResult register에 저장됩니다.
- 종이 산출물
- T3=tpcq+tmux+tALU+tsetup=240 ps를 적습니다.
- 완료 조건
- 실제 그림에서 네 구간을 순서대로 가리킬 수 있습니다.
막혔을 때 단계 힌트·대표 오류
힌트: ALU 입력까지 실제로 통과하는 MUX만 포함하세요.
이 단계의 대표 오류: 모든 MUX와 Extend delay를 무조건 더합니다.
그림에 없는 writeback feedback path는 문제 지시대로 제외합니다.
- 왜 하는가
- 공식 해설은 네 번째 Writeback path가 diagram에 없으므로 계산 대상에서 제외합니다.
- 종이 산출물
- T4=not considered와 이유 'feedback path missing'을 적은 뒤 Tclk=max(250,190,240)=250 ps, fmax=4.0 GHz를 계산합니다.
- 완료 조건
- 공식 Tclk=250 ps와 fmax=4.0 GHz가 단위 변환까지 맞습니다.
막혔을 때 단계 힌트·대표 오류
힌트: 250 ps=0.25 ns의 역수를 사용하세요.
이 단계의 대표 오류: T1+T2+T3를 680 ps로 더하거나 250 ps의 역수를 0.004 GHz라고 씁니다.
공식 답을 열기 전 마지막 회상
Execute path에 Extend 35 ps를 더하지 않는 이유를 그림과 병렬 path 관점에서 설명해 보세요.
내 풀이 후 공식 결론·이유·대표 함정 확인
공식 결론
T1=250 ps, T2=190 ps, T3=240 ps입니다. 최대 delay인 250 ps가 clock period를 정하며, 위의 MathML 분수식으로 역수를 계산하면 최대 주파수는 4.0 GHz입니다.
왜 이 답이 되는가
Mehrtakt은 한 instruction이 여러 cycle을 쓰지만 clock period는 cycle마다 바뀌지 않습니다. 따라서 가장 긴 state path를 모든 cycle이 공유할 수 있게 잡습니다.
대표 함정
모든 component delay를 무조건 한 줄로 더하지 마세요. register-to-register path와 cycle 경계를 따라야 합니다.
명령어와 식을 줄 단위로 읽기
본문 속 code를 한 줄씩 분리했습니다. 각 줄에서 source, operation, destination을 표시하세요.
slli t0,t1,2새 문제로 전이하기
세 문항은 앞 문장의 반복이 아닙니다. 직접 답을 입력하면 rubric의 필수 기준을 하나씩 검사하고, 첫 누락 기준을 알려 줍니다.
1. 개념 재구성
register-to-register timing 식과 Mehrtakt clock period 식을 기억에서 재구성하세요.
clk-to-Q, 실제 combinational delay, setup, max를 포함하세요.
제출 후 모델 답 보기
Tpath=tpcq+Σtactual+tsetup이며 Tclk=max(T1,T2,…), fmax=1/Tclk입니다.
2. 변형 문제
T1=230 ps, T2=260 ps, T3=210 ps일 때 critical path, Tclk, fmax를 구하세요.
가장 큰 ps 값을 고른 뒤 ns로 바꾸세요.
제출 후 모델 답 보기
T2가 critical path이고 Tclk=260 ps=0.26 ns, fmax≈3.85 GHz입니다.
3. 오류 진단
학생이 T1+T2+T3=680 ps를 clock period로 정했습니다. 왜 틀렸고 공식 값은 무엇입니까?
세 값은 같은 instruction의 연속 시간일 수 있지만 clock period 후보는 cycle별입니다.
제출 후 모델 답 보기
각 state가 같은 clock period를 공유하므로 합이 아니라 max를 사용합니다. max(250,190,240)=250 ps이고 fmax=4.0 GHz입니다.
이 소문제를 끝냈다고 말할 수 있는 기준
이 소문제의 정확한 공식 페이지와 대조하기
왼쪽은 문제를 읽을 때, 오른쪽은 자신의 풀이를 끝낸 뒤에 확인하세요. 해설 이미지를 먼저 보면 중간 과정을 스스로 만드는 연습이 사라집니다.
Source: Probeklausur.pdf / Probeklausur Musterlösung und Hinweise.pdf · 시험 p12–13 · 공식 해설 p37–38 · Probeklausur.pdf 시험 p13의 slli Mehrtakt timing diagram과 delay 표, Probeklausur Musterlösung und Hinweise.pdf 공식 해설 p37–38의 T1=250 ps, T2=190 ps, T3=240 ps, fmax=4.0 GHz.